三星發(fā)布3納米路線圖 半導體工藝物理極限將至？

　　近日，三星電子發(fā)布其3nm工藝技術路線圖，與臺積電再次在3nm節(jié)點上展開競爭。3nm以下工藝一直被公認為是摩爾定律最終失效的節(jié)點，隨著晶體管的縮小將會遇到物理上的極限考驗。而臺積電與三星電子相繼宣布推進3nm工藝則意味著半導體工藝的物理極限即將受到挑戰(zhàn)。未來，半導體技術的演進路徑將受到關注。

　　三星計劃2021年量產(chǎn)3nmGAA工藝

　　三星電子在近日舉辦的"2019三星代工論壇"（Samsung Foundry Forum 2019）上，發(fā)布新一代3nm閘極全環(huán)（GAA，Gate-All-Around）工藝。外界預計三星將于2021年量產(chǎn)3nm GAA工藝。

　　根據(jù)Tomshardware網(wǎng)站報道，三星晶圓代工業(yè)務市場副總Ryan Sanghyun Lee表示，三星從2002年以來一直在開發(fā)GAA技術，通過使用納米片設備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強晶體管性能，從而實現(xiàn)3nm工藝的制造。

　　如果將3nm工藝和新近量產(chǎn)的7nmFinFET相比，芯片面積能減少45％左右，同時減少耗電量50％，并將性能提高35％。當天的活動中，三星電子將3nm工程設計套件發(fā)送給半導體設計企業(yè)，并共享人工智能、5G移動通信、無人駕駛、物聯(lián)網(wǎng)等創(chuàng)新應用的核心半導體技術。

　　相關資料顯示，目前14/16nm及以下的工藝多數(shù)采用立體結(jié)構，就是鰭式場效晶體管（FinFET），此結(jié)構的晶體管內(nèi)部通道是豎起來而被閘極包圍的，因為形狀像魚類的鰭而得名，如此一來閘極偏壓便能有效調(diào)控通道電位，因而改良開關特性。但是FinFET在經(jīng)歷了14/16nm、7/10nm這兩個工藝世代后，不斷拉高的深寬比（aspect ratio），讓前道工藝已逼近物理極限，再繼續(xù)微縮的話，電性能的提升和晶體管結(jié)構上都將遇到許多問題。

　　因此學術界很早就提出5nm以下的工藝需要走"環(huán)繞式閘極"的結(jié)構，也就是FinFET中已經(jīng)被閘極三面環(huán)繞的通道，在GAA中將是被閘極四面包圍，預期這一結(jié)構將達到更好的供電與開關特性。只要靜電控制能力增加，閘極的長度微縮就能持續(xù)進行，摩爾定律重新獲得延續(xù)。

　　此次，三星電子3nm制程將使用GAA技術，并推出MBCFET，目的是確保3nm的實現(xiàn)。不過，三星電子也表示，3nm工藝閘極立體結(jié)構的實現(xiàn)還需要Pattern顯影、蒸鍍、蝕刻等一系列工程技術的革新，并且為了減少寄生電容還要導入替代銅的鈷、釕等新材料，因此還需要一段時間。

　　臺積電、三星競爭尖端工藝制高點

　　臺積電也在積極推進3nm工藝。2018年臺積電便宣布計劃投入6000億新臺幣興建3nm工廠，希望在2020年動工，最快于2022年年底開始量產(chǎn)。日前有消息稱，臺積電3nm制程技術已進入實驗階段，在GAA技術上已有新突破。4月18日，在第一季度財報法說會中，臺積電指出其3nm技術已經(jīng)進入全面開發(fā)階段。

　　在ICCAD2018上，臺積電副總經(jīng)理陳平強調(diào)，從1987年開始的3μm工藝到如今的7nm工藝，邏輯器件的微縮技術并沒有到達極致，還將繼續(xù)延伸。他還透露，臺積電最新的5nm技術研發(fā)順利，明年將會進入市場，而更高級別的3nm技術研發(fā)正在繼續(xù)。

　　實際上，臺積電和三星電子兩大公司一直在先進工藝上展開競爭。去年，臺積電量產(chǎn)了7nm工藝，今年則計劃量產(chǎn)采用EUV光刻工藝的第二代7nm工藝（N7+），2020年將轉(zhuǎn)向5nm。有消息稱，臺積電已經(jīng)開始在其Fab 18工廠上進行風險試產(chǎn)，2020年第二季度正式商業(yè)化量產(chǎn)。

　　三星電子去年也公布了技術路線圖，而且比臺積電更加激進。三星電子打算直接進入EUV光刻時代，去年計劃量產(chǎn)了7nm EUV工藝，之后還有5nm工藝。3nm則是兩大公司在這場工藝競逐中的最新賽程。而就以上消息來看，三星將早于臺積電一年推出3nm工藝。然而最終的贏家是誰現(xiàn)在還不能確定。

　　摩爾定律終結(jié)之日將會到來？

　　雖然臺積電與三星電子已經(jīng)開始討論3nm的技術開發(fā)與生產(chǎn)，但是3nm之后的硅基半導體工藝路線圖，無論臺積電、三星電子，還是英特爾公司都沒有提及。這是因為集成電路加工線寬達到3nm之后，將進入介觀（Mesoscopic）物理學的范疇。資料顯示，介觀尺度的材料，一方面含有一定量粒子，無法僅僅用薛定諤方程求解；另一方面，其粒子數(shù)又沒有多到可以忽略統(tǒng)計漲落（Statistical Floctuation）的程度。這就使集成電路技術的進一步發(fā)展遇到很多物理障礙。此外，漏電流加大所導致的功耗問題也難以解決。

　　那么，3nm以下真的會成為物理極限，摩爾定律將就此終結(jié)嗎？實際上，之前半導體行業(yè)發(fā)展的幾十年當中，業(yè)界已經(jīng)多次遇到所謂的工藝極限問題，但是這些技術頸瓶一次次被人們打破。

　　近日，有消息稱，IMEC和光刻機霸主ASML計劃成立一座聯(lián)合研究實驗室，共同探索在后3nm節(jié)點的nm級元件制造藍圖。雙方合作將分為兩個階段：第一階段是開發(fā)并加速極紫外光（EUV）技術導入量產(chǎn)，包括最新的EUV設備準備就緒；第二階段將共同探索下一代高數(shù)值孔徑（NA）的EUV技術潛力，以便能夠制造出更小型的nm級元件，推動3nm以后的半導體微縮制程。

　　然而，衡量摩爾定律發(fā)展的因素，從來就不只是技術這一個方面，經(jīng)濟因素始終也是公司必須考量的重點。從3nm制程的開發(fā)費用來看，至少耗資40億至50億美元，4萬片晶圓的晶圓廠月成本將達150億至200億美元。如前所述，臺積電計劃投入3nm的資金即達6000億新臺幣，約合190億美元。此外，設計成本也是一個問題。半導體市調(diào)機構International Business Strategy（IBS）分析稱，28nm芯片的平均設計費用為5130美元，而采用FinFET技術的7nm芯片設計費用為2.978億美元，3nm芯片工程的設計費用將高達4億至15億美元。設計復雜度相對較高的GPU等芯片設計費用最高。半導體芯片的設計費用包含IP、Architecture、檢查、物理驗證、軟件、試產(chǎn)品制作等。因此，業(yè)內(nèi)一直有聲音質(zhì)疑，真的可以在3nm甚至是2nm找到符合成本效益的商業(yè)模式嗎？（記者 陳炳欣）

　　轉(zhuǎn)自：中國電子報

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